Vth của MOSFET — Tại Sao Nó Thay Đổi và Ảnh Hưởng Đến Thiết Kế Thế Nào?

Nếu bạn hỏi một sinh viên năm 3 “Vth là gì?”, họ sẽ trả lời ngay: “Threshold voltage — điện áp để transistor bắt đầu dẫn.” Đúng. Nhưng nếu hỏi tiếp “Vth của con transistor này trong mạch của bạn đang là bao nhiêu?”, phần lớn sẽ im lặng.

Vấn đề không phải ở chỗ họ không biết định nghĩa. Vấn đề là Vth không phải một con số cố định — nó thay đổi theo nhiệt độ, theo điện áp, theo process, và thậm chí theo từng con transistor trên cùng một tấm wafer. Nếu mình không hiểu nó thay đổi thế nào và bao nhiêu, thì mạch thiết kế đẹp trên giấy rất có thể fail im lặng trên silicon.

Bài này mình sẽ đi qua ba phần: (1) tại sao Vth thay đổi, (2) ví dụ thiết kế current mirror với body effect, và (3) ví dụ differential pair qua PVT corners. Hai ví dụ sau mới là phần quan trọng — đó là lúc mấy con số Vth trở thành quyết định thiết kế thực sự.

Vth thay đổi vì bốn lý do chính

1. Process variation

Fab sản xuất transistor không bao giờ cho ra kết quả hoàn toàn đồng đều — oxide thickness, dopant concentration, channel length đều có sai số. Kết quả là Vth phân bố Gaussian với $\sigma(V_{th})$ thường vào khoảng 5–20 mV tùy node công nghệ (global variation giữa các wafer, lot).

Trong corner simulation, đây là fast/slow corner: fast thì $V_{th}$ thấp hơn (transistor dẫn mạnh hơn), slow thì $V_{th}$ cao hơn. Giữa hai cực đoan, $V_{th}$ có thể lệch nhau ±50–100 mV là bình thường.

2. Nhiệt độ

$V_{th}$ có hệ số nhiệt độ âm, khoảng $-1$ đến $-2\ \text{mV/°C}$ . Ví dụ: $V_{th} = 0.5\ \text{V}$ ở $27°\text{C}$ thì ở $125°\text{C}$ :

\Delta V_{th} \approx -1.5\ \frac{\text{mV}}{°\text{C}} \times (125 - 27)°\text{C} \approx -147\ \text{mV} \quad \Rightarrow \quad V_{th} \approx 0.35\ \text{V}

Ở $-40°\text{C}$ thì ngược lại: $V_{th}$ tăng lên ~ $0.6\ \text{V}$ . Mạch có thể không đủ $g_m$ ở nhiệt độ thấp.

3. Body effect

Khi source không nối với bulk — tức $V_{sb} > 0$ — $V_{th}$ tăng lên theo:

V_{th}(V_{sb}) = V_{th0} + \gamma \left(\sqrt{2\phi_F + V_{sb}} - \sqrt{2\phi_F}\right)

Với $\gamma \approx 0.5\ \text{V}^{1/2}$ và $2\phi_F \approx 0.7\ \text{V}$ , nếu $V_{sb} = 1\ \text{V}$ thì:

\Delta V_{th} \approx 0.5 \times \left(\sqrt{1.7} - \sqrt{0.7}\right) = 0.5 \times (1.304 - 0.837) \approx +0.23\ \text{V}

Đây là con số không nhỏ, và hay bị bỏ qua nhất trong các mạch có stacked transistor.

4. Short-channel effects (DIBL)

Khi $L$ giảm xuống dưới 100 nm, điện trường từ drain “lấn” vào channel làm $V_{th}$ giảm theo $V_{ds}$ — gọi là Drain-Induced Barrier Lowering (DIBL). Đây là lý do transistor analog thường cần $L$ gấp 2–5× minimum length.

Ví dụ 1 — Cascode current mirror: body effect ảnh hưởng thế nào đến output swing

Đây là ví dụ rất thực tế vì cascode mirror xuất hiện ở khắp nơi trong mạch analog — bias circuit, load của amplifier, current DAC. Và body effect chính là thứ hay làm junior designer bị bất ngờ.

Mạch và bài toán

Xét NMOS cascode current mirror gồm bốn transistor: M1, M2 là transistor gương (diode-connected và mirror), M3, M4 là transistor cascode phía trên. Thông số process 180 nm điển hình:

$V_{th0} = 0.5\ \text{V}$
$\gamma = 0.5\ \text{V}^{1/2}$ , $\quad 2\phi_F = 0.7\ \text{V}$
$V_{DD} = 1.8\ \text{V}$ , $\quad I_{ref} = 100\ \mu\text{A}$
$V_{ov}$ target $= 0.2\ \text{V}$ (tức $V_{gs} = 0.7\ \text{V}$ cho mỗi transistor)

Câu hỏi: $V_{out,min}$ của mirror này là bao nhiêu?

Phân tích không có body effect

Để M2 và M4 ở saturation, $V_{out,min}$ cần tối thiểu:

V_{out,min}^{\text{lý tưởng}} = 2 \times V_{ov} = 2 \times 0.2 = 0.4\ \text{V}

Nghe có vẻ thoải mái với $V_{DD} = 1.8\ \text{V}$ .

Phân tích có body effect — con số thực tế

Nhìn vào M4 (transistor cascode): source của M4 nối với drain của M2, không phải GND. Gọi điện áp tại node đó là $V_x$ .

Để M2 vừa ở edge of saturation: $V_x = V_{ov,M2} = 0.2\ \text{V}$ . Vậy M4 có $V_{sb} = V_x = 0.2\ \text{V}$ .

Tính $V_{th}$ của M4 với body effect:

V_{th,M4} = 0.5 + 0.5 \times \left(\sqrt{0.7 + 0.2} - \sqrt{0.7}\right) = 0.5 + 0.5 \times (0.949 - 0.837) \approx 0.556\ \text{V}

$V_{th}$ tăng thêm $56\ \text{mV}$ — không nhiều, nhưng hệ quả quan trọng hơn: $V_{gs,M4}$ phải bằng:

V_{gs,M4} = V_{th,M4} + V_{ov,M4} = 0.556 + 0.2 = 0.756\ \text{V}

thay vì $0.7\ \text{V}$ . Điều này có nghĩa là $V_{out,min}$ thực tế:

V_{out,min}^{\text{thực tế}} = V_{gs,M4} + V_{ov,M2} = 0.756 + 0.2 = \boxed{0.956\ \text{V}}

So với $0.4\ \text{V}$ tính lý tưởng, con số thực tế gần gấp 2.4 lần. Mạch mất gần $1\ \text{V}$ output swing chỉ vì body effect của một transistor.

Hệ quả thiết kế

Đây là lý do trong thiết kế thực tế, nếu cần output swing rộng mà vẫn dùng cascode, mình phải dùng low-voltage cascode bias — bias $V_{gs}$ của transistor cascode thấp hơn, chấp nhận $V_{ov}$ nhỏ hơn để giảm $V_{out,min}$ . Baker có trình bày kỹ kỹ thuật này ở phần high-swing cascode.

Bài học: Khi nhìn vào schematic cascode, hỏi ngay $V_{sb}$ của transistor cascode là bao nhiêu. Nếu $V_{sb} \neq 0$ , $V_{th}$ thực tế trong mạch khác với datasheet — và output swing tính lý tưởng sẽ sai.

Ví dụ 2 — Differential pair qua PVT corners: gm có đủ không?

Bài toán

Thiết kế NMOS differential pair với:

Voltage gain $A_v \geq 20\ \text{V/V}$ (tức $\geq 26\ \text{dB}$ )
Load là PMOS current mirror với $R_{out,load} = 50\ \text{k}\Omega$
Dòng tail current $I_{tail} = 200\ \mu\text{A}$ → mỗi nhánh $I_d = 100\ \mu\text{A}$
Process 180 nm: $V_{th0,NMOS} = 0.5\ \text{V}$ , $\mu_n C_{ox} = 270\ \mu\text{A/V}^2$

Bước 1 — Tính $g_m$ cần thiết ở nominal

A_v = g_m \times R_{out,load} \quad \Rightarrow \quad g_{m,min} = \frac{A_v}{R_{out,load}} = \frac{20}{50\ \text{k}\Omega} = 0.4\ \text{mA/V}

Bước 2 — Size transistor ở nominal (TT / 27°C)

Từ $g_m = \sqrt{2 \mu_n C_{ox} I_d (W/L)}$ :

g_m^2 = 2 \mu_n C_{ox} \cdot I_d \cdot \frac{W}{L} \quad \Rightarrow \quad \frac{W}{L} = \frac{g_m^2}{2 \mu_n C_{ox} I_d} = \frac{(0.4 \times 10^{-3})^2}{2 \times 270 \times 10^{-6} \times 100 \times 10^{-6}} \approx 2963

Làm tròn $W/L = 3000$ , ví dụ $W = 30\ \mu\text{m}$ , $L = 0.36\ \mu\text{m}$ (2× minimum).

Check $V_{ov}$ :

g_m = \frac{2 I_d}{V_{ov}} \quad \Rightarrow \quad V_{ov} = \frac{2 \times 100\ \mu\text{A}}{0.4\ \text{mA/V}} = 0.5\ \text{V}

V_{gs} = V_{th} + V_{ov} = 0.5 + 0.5 = 1.0\ \text{V} \quad \checkmark \quad (\text{ổn với } V_{DD} = 1.8\ \text{V})

Bước 3 — Check ở SS corner / −40°C (worst case)

Ở slow corner và nhiệt độ thấp, hai thứ xấu xảy ra cùng lúc.

$V_{th}$ tăng do nhiệt độ thấp:

\Delta V_{th} = -1.5\ \frac{\text{mV}}{°\text{C}} \times (-40 - 27)°\text{C} = +100\ \text{mV} \quad \Rightarrow \quad V_{th,SS} \approx 0.6\ \text{V}

Process slow: $\mu_n C_{ox}$ giảm khoảng 10–15% → lấy $\mu_n C_{ox,SS} \approx 230\ \mu\text{A/V}^2$ .

Tính $g_m$ ở SS / $-40°\text{C}$ với $W/L = 3000$ , $I_d = 100\ \mu\text{A}$ :

g_{m,SS} = \sqrt{2 \times 230 \times 10^{-6} \times 100 \times 10^{-6} \times 3000} = \sqrt{138 \times 10^{-6}} \approx 0.371\ \text{mA/V}

Gain ở SS corner:

A_{v,SS} = g_{m,SS} \times R_{out,load} = 0.371 \times 50\ \text{k}\Omega = 18.6\ \text{V/V} \quad \xrightarrow{\text{thấp hơn spec } 20\ \text{V/V!}}

Bước 4 — Fix: tăng $W/L$

Để đảm bảo $g_{m,SS} \geq 0.4\ \text{mA/V}$ , mình cần:

\frac{W}{L} = \frac{g_{m,SS}^2}{2 \mu_n C_{ox,SS} \cdot I_d} = \frac{(0.4 \times 10^{-3})^2}{2 \times 230 \times 10^{-6} \times 100 \times 10^{-6}} \approx 3478

Làm tròn lên $W/L = 3600$ ( $W = 36\ \mu\text{m}$ , $L = 0.36\ \mu\text{m}$ ) để có margin. Check lại ở nominal: $g_m$ sẽ cao hơn $0.4\ \text{mA/V}$ , gain vượt spec — tốt.

Bài học: Sizing ở nominal rồi submit là sai quy trình. Phải check worst-case corner trước, size cho worst case, rồi verify lại nominal không bị quá spec. $V_{th}$ tăng ở SS corner không trực tiếp làm $g_m$ giảm, nhưng nó đi kèm với $\mu$ giảm — và toàn bộ transistor performance kém hơn nominal.

Verify trong SPICE

Verify ví dụ 1 — Body effect trong cascode mirror

Mục tiêu: Xác nhận $V_{th}$ của M4 thực sự bị shift do body effect, và $V_{out,min}$ thực tế khớp với con số tính tay (~ $0.956\ \text{V}$ ).

Setup: DC sweep $V_{out}$ từ $0\ \text{V}$ đến $1.8\ \text{V}$ , quan sát $I_{out}$ . Điểm mà $I_{out}$ bắt đầu “flatten out” chính là $V_{out,min}$ thực tế.

Check $V_{th}$ trực tiếp: Sau khi chạy .op, print vth của M4. Nếu simulator không print trực tiếp, tính ngược:

V_{th} = V_{gs} - V_{ov}, \quad V_{ov} = \sqrt{\frac{2 I_d}{\mu_n C_{ox} (W/L)}}

So sánh với $V_{th0} = 0.5\ \text{V}$ — nếu ra ~ $0.556\ \text{V}$ thì body effect đang được model đúng.

Tip: Sau mỗi .op, check $V_{gs}$ , $V_{ds}$ , $V_{th}$ , và region (saturation hay linear?) của từng transistor quan trọng. Nếu có transistor nào đang ở linear region mà mình không để ý thì toàn bộ gain và output resistance tính được đều sai.

Verify ví dụ 2 — Differential pair qua PVT corners

Cách đo $g_m$ chính xác:

Không tính từ công thức — đo trực tiếp trong simulation:

Set mạch ở DC operating point với $V_{diff} = 0$
Thêm AC source nhỏ ( $1\ \text{mV}$ ) vào một input
Chạy AC simulation, đo $I_{out} / V_{in}$ ở tần số thấp (gần DC):

g_m = \left.\frac{I_{out}}{V_{in}}\right|_{\omega \to 0}

Hoặc lấy thẳng từ .op — hầu hết simulator (HSPICE, Spectre, LTspice) đều print $g_m$ trong operating point output.

Check gain qua corners: Plot $A_v$ vs corner:

A_v = g_m \times R_{out,load}

TT / 27°C: kỳ vọng $A_v > 20\ \text{V/V}$
SS / $-40°\text{C}$ : worst case — nếu $A_v < 20\ \text{V/V}$ thì tăng $W/L$
FF / 125°C: thường gain cao hơn nominal, cần check stability (phase margin)

Nguyên tắc chung: Simulation là để confirm, không phải để discover. Trước khi chạy sim, phải có con số kỳ vọng trong đầu — $g_m$ phải là bao nhiêu, $V_{out,min}$ phải là bao nhiêu. Nếu sim ra khác thì phải hiểu tại sao — không phải chỉnh số cho khớp rồi tiếp tục. Đây là điểm khác biệt rõ nhất giữa engineer thiết kế và engineer chạy simulator.

Tổng kết

$V_{th}$ thay đổi do bốn nguyên nhân: process variation (±50–100 mV giữa corners), nhiệt độ (~ $-1.5\ \text{mV/°C}$ ), body effect (có thể $+200\ \text{mV}$ nếu $V_{sb}$ lớn), và DIBL khi $L$ nhỏ.

Hệ quả thiết kế quan trọng nhất:

Body effect trong cascode làm $V_{out,min}$ thực tế có thể gấp đôi so với tính lý tưởng — phải account ngay khi nhìn vào bất kỳ stacked transistor nào.
PVT corners không phải formality — chúng là nơi mạch thực sự bị test. Size ở nominal rồi hy vọng corners pass là công thức để tapeout fail.
$V_{ov}$ đủ lớn ( $\geq 150$ – $200\ \text{mV}$ ) không phải “lãng phí headroom” mà là margin chống lại $V_{th}$ variation.

Bài tiếp theo mình sẽ đi vào sizing transistor có hệ thống — từ spec → current budget → $V_{ov}$ → $W/L$ , và tại sao $g_m/I_d$ method lại tiện hơn cách tính trực tiếp từ công thức.

Tham khảo

Baker, CMOS Circuit Design, Layout, and Simulation, 3rd ed., Chương 9–10 — phân tích $V_{th}$ , body effect, và short-channel effects với ví dụ SPICE cụ thể. Đây là nguồn chính cho bài này.
Razavi, Design of Analog CMOS Integrated Circuits, Chương 3 — phần differential pair và ảnh hưởng của process variation được giải thích theo góc độ circuit designer rất rõ.
Tsividis, Operation and Modeling of the MOS Transistor, Chương 4 — nếu muốn hiểu sâu hơn về body effect và short-channel physics.