Junior AMS Engineer Cần Gì Để Được Nhận? Phân Tích Từ 22 Job Description Thực Tế

Nếu bạn đang chuẩn bị ra trường hoặc đang ở năm đầu tiên đi làm và muốn vào ngành AMS IC design — bài này viết cho bạn.

Mình đã đọc kỹ 22 job description riêng lẻ từ 13 công ty: NVIDIA, Intel, Qualcomm, AMD, TSMC, Texas Instruments, Analog Devices, Analog Bits, Marvell, Cirrus Logic, Skyworks, Cadence, NXP — tất cả đều là JD junior/entry-level hoặc intern công bố trong năm 2025–2026. Và mình đếm từng kỹ năng xuất hiện trong bao nhiêu JD.

Kết quả đáng ngạc nhiên ở một số điểm — đặc biệt là layout và silicon bring-up được coi là quan trọng hơn mình nghĩ ban đầu.

Mục lục

Bức tranh tổng thể — số liệu thực từ 22 JDs
Kỹ năng 1: Nền tảng analog (không có thì tạm biệt)
Kỹ năng 2: EDA tools — Cadence là bắt buộc
Kỹ năng 3: Mixed-signal awareness
Kỹ năng 4: Scripting — quan trọng hơn bạn nghĩ
Kỹ năng 5: Layout — không phải chỉ việc của layout engineer
Kỹ năng 6: Lab, bring-up và silicon debug
Cái JD không nói nhưng interviewer có thể sẽ hỏi
Lộ trình thực tế cho bạn ở Việt Nam
Tổng kết

1. Bức tranh tổng thể — số liệu thực từ 22 JDs

Mình đếm tay từng kỹ năng trong 22 JD cụ thể. Đây là kết quả:

Nhóm kỹ năng	JD mention	Tần suất	Mức độ
Analog design fundamentals	22/22	100%	Bắt buộc
Cadence Virtuoso + Spectre/HSPICE	21/22	95%	Bắt buộc
CMOS device physics	18/22	82%	Bắt buộc
Verilog / HDL / Verilog-A	15/22	68%	Quan trọng
Scripting (Python/MATLAB/Perl)	14/22	64%	Quan trọng
Layout (matching, floorplan, DRC/LVS)	13/22	59%	Quan trọng
Silicon bring-up / post-silicon debug	12/22	55%	Quan trọng
Lab equipment / bench characterization	11/22	50%	Tốt nếu có
Monte Carlo / statistical sim	8/22	36%	Tốt nếu có

Một vài điểm đáng chú ý so với cảm giác ban đầu của nhiều người:

Layout xuất hiện ở 59% JD — không phải chỉ của layout engineer. Nhiều JD circuit designer yêu cầu bạn biết “guide layout team” hoặc “supervise physical design”. Đây không còn là optional.

Silicon bring-up ở 55% JD — Cirrus Logic, Skyworks, Analog Bits, Qualcomm đều mention bring-up và debug ở silicon thật. Junior không cần làm độc lập, nhưng cần biết framework của nó.

Scripting ở 64% JD — cao hơn layout trong nhiều bộ JD, đặc biệt ở các công ty lớn như Qualcomm, NVIDIA, Marvell, Cadence.

Một điều nhất quán: các JD junior không kỳ vọng tape-out experience. Nhưng họ kỳ vọng foundation vững và mindset đúng — đây là điểm phần lớn fresh grad bị loại ngay từ vòng đầu.

2. Kỹ năng 1: Nền tảng analog (không có thì tạm biệt)

100% JD mention nhóm này — không có ngoại lệ. Và cũng là nhóm mà nhiều bạn học xong đại học vẫn còn rất mờ nhạt.

a) Transistor-level circuit design

Không phải chỉ biết nguyên lý hoạt động của MOSFET — mà phải biết thiết kế mạch ở mức transistor. Từ spec, bạn phải tính được W/L, bias current, headroom, và check được mạch có hoạt động đúng ở corners không.

NVIDIA trong JD New Grad ghi rõ “CMOS Analog/Mixed-Signal Circuit Design Experience in deep sub-micron process” — họ muốn bạn đã từng tự tay thiết kế, không chỉ học lý thuyết.

b) Các block cơ bản cần nắm

Từ 22 JD, các block xuất hiện nhiều nhất là PLL/DLL (64% JD), ADC/DAC (59%), LDO/regulator (45%), SerDes (45%), OTA/amplifier (41%), và bandgap (32%). Thứ tự ưu tiên học:

OTA / Op-amp: gain, bandwidth, phase margin, offset, input CM range
Current mirror: basic/cascode/Wilson, mismatch analysis, output impedance
Bandgap reference: temperature dependence, PSRR, startup circuit
LDO: feedback loop, stability, dropout voltage, load transient
PLL: loop filter design, VCO gain, charge pump mismatch (mức conceptual)
ADC/DAC: resolution, ENOB, linearity, DNL/INL

Bạn không cần design được tất cả ngay. Nhưng khi interviewer hỏi “Tại sao cascode current mirror lại cải thiện output impedance?” — câu trả lời phải có số, không phải chỉ “Vì nó tốt hơn”.

c) CMOS device physics

18/22 JD nhắc đến device physics — con số cao hơn nhiều người nghĩ. Intel và NVIDIA đều dùng từ “knowledge of IC fabrication processes and device physics” trong JD.

Cụ thể cần hiểu:

Vth phụ thuộc vào gì? Và nó thay đổi bao nhiêu khi qua PVT corners?
Short-channel effects (CLM, DIBL, velocity saturation) ảnh hưởng $g_m$ và $r_o$ thế nào?
Flicker noise vs thermal noise — cái nào dominant ở tần số thấp?

S_{id} = \frac{K_f}{C_{ox} L^2} \cdot \frac{1}{f} + 4kT\gamma g_m

Ở đây $K_f \approx 10^{-25}\ \text{A}^2/\text{Hz}$ cho NMOS 180nm, và $\gamma \approx 2/3$ cho long-channel. Biết công thức chưa đủ — bạn phải hiểu khi nào lo về flicker noise (LNA, bandgap, chopper amp) và khi nào không cần (digital clock buffer).

Bài học: Foundation không phải là nhớ công thức. Là khi interviewer đặt vấn đề thiết kế, bạn biết bắt đầu từ đâu và con số nào quan trọng.

3. Kỹ năng 2: EDA tools — Cadence là bắt buộc

95% JD — gần như tuyệt đối. Cadence Virtuoso cho schematic entry, Spectre / HSPICE / Finesim cho simulation.

Các loại simulation bạn phải biết setup và đọc kết quả:

Loại sim	Dùng để check	Pitfall thường gặp
`.op`	Bias point, region of operation	Quên check $V_{ds} > V_{dsat}$
`.ac`	Gain, bandwidth, phase margin	Không setup đúng loop breaking
`.tran`	Settling, slew rate, noise in time	Timestep quá lớn → miss glitch
`.noise`	Integrated noise, spot noise	Quên integrate đúng bandwidth
`.dc sweep`	Transfer curve, linearity	Corner chưa chạy
Monte Carlo	Mismatch, yield estimate	N < 100 → kết quả không reliable
Corner sim	PVT variation	Chỉ chạy TT → không có ý nghĩa

Điều quan trọng là phải có project cụ thể khi đi phỏng vấn. Câu “mình đã dùng Spectre chạy Monte Carlo 200 runs cho current mirror và thấy mismatch $\sigma = 0.8\%$ — đạt $3\sigma < 3\%$ spec” có trọng lượng hơn nhiều so với “em biết dùng Cadence”.

Nếu chưa có access Cadence, học qua Cadence University Program — nhiều trường Việt Nam đã có license.

4. Kỹ năng 3: Mixed-signal awareness

68% JD — điểm phân biệt AMS với pure analog.

a) Verilog / Verilog-A basics

Không cần biết synthesis hay STA. Nhưng cần đủ để:

Đọc được digital testbench và hiểu logic bao quanh analog block
Viết behavioral model đơn giản cho ADC/DAC bằng Verilog-A
Làm việc trong Spectre AMS hoặc Xcelium mixed-signal environment

Datang NXP ghi rõ trong JD: “Familiar with SystemVerilog/UVM, Verilog-A or Verilog-AMS” — ngay cả ở vị trí entry-level automotive.

b) Clock domain và timing

Analog block luôn interface với digital trong SoC. Cần hiểu ở mức conceptual:

Setup/hold time violation ảnh hưởng thế nào đến ADC sampling accuracy
CDR (Clock Data Recovery) hoạt động ra sao — tại sao cần phase detector và loop filter
Metastability và tại sao synchronizer cần 2 flip-flop

c) Power domain và supply noise

Digital switching tạo ra supply noise — đây là bài toán AMS engineer gặp hàng ngày. Câu hỏi thực tế: “Digital core switching tạo ripple 10mV trên VDD. LDO của bạn cần PSRR bao nhiêu ở 100MHz để output noise dưới 1mV?”

\text{PSRR}_{min} = 20 \log_{10}\left(\frac{10\ \text{mV}}{1\ \text{mV}}\right) = 20\ \text{dB}

Không khó — nhưng bạn phải biết đặt đúng vấn đề trước khi tính.

5. Kỹ năng 4: Scripting — quan trọng hơn bạn nghĩ

64% JD — cao hơn layout, cao hơn lab skills. Mình ban đầu estimate ~55% nhưng sau khi đếm thực tế từ 22 JD thì con số cao hơn.

Qualcomm yêu cầu MATLAB và Python trong JD intern 2026. Marvell ghi rõ “Be comfortable working in a Linux environment and doing scripting with Python”. Cadence intern cần “Proficiency in one or more: MATLAB, Octave, Python, Verilog-A”.

Python / MATLAB / Perl dùng để làm gì trong thực tế:

Simulation automation: sweep bias current từ 1µA đến 100µA, tự động chạy corner sim và collect kết quả
Post-processing: đọc file .raw hoặc .csv từ Spectre, plot $g_m$ vs $I_D$ , tính $f_T$ , extract phase margin
Behavioral modeling: viết Verilog-A model cho ADC dùng trong system-level sim
Silicon characterization: automation đo đạc qua GPIB/USB instrument, fit model, plot yield map

Đây là kỹ năng bạn có thể học trong 2–3 tuần nếu biết Python cơ bản. Và nó rất impactful khi kể trong phỏng vấn — vì nó cho thấy bạn làm việc như một engineer thật, không chỉ như một sinh viên làm lab report.

Practical tip: Bắt đầu với numpy + matplotlib + thư viện ltspice (đọc file .raw từ LTspice). Sau đó migrate sang đọc Spectre output. Viết được một script tự động sweep và plot là đủ để mention trong CV.

6. Kỹ năng 5: Layout — không phải chỉ việc của layout engineer

59% JD — con số này cao hơn nhiều người nghĩ. Layout không phải chỉ là việc của layout engineer chuyên biệt.

Trong phần lớn JD circuit designer (không phải layout designer), yêu cầu về layout được diễn đạt theo các dạng:

“Guide the layout team through all phases of the physical design” — Cirrus Logic
“Work closely with layout engineers by providing detailed floorplan and guidance for matching and high-speed routings” — NVIDIA
“Layout supervision and post-layout analysis” — Analog Bits
“Should be comfortable carrying out layout activities in nanometric technologies and be able to supervise physical design” — Marvell

Tức là bạn không cần tự vẽ layout — nhưng bạn phải biết đủ để chỉ đạo người làm layout và check kết quả.

Những gì cần biết ở mức junior:

Common centroid và matching: Tại sao current mirror cần common centroid layout? Nếu không, gradient doping sẽ gây systematic mismatch. Con số thực tế: với layout sai, mismatch error của 8-bit current DAC có thể tăng từ $\sigma \approx 0.3\ \text{LSB}$ lên $\sigma \approx 2\ \text{LSB}$ — tức fail spec hoàn toàn.

Shielding và isolation: Analog signal cần shield khỏi digital switching noise. Guard ring ngăn substrate coupling. Khoảng cách tối thiểu giữa analog và digital block tùy process — thường 50–200µm với bulk CMOS 180nm.

Post-layout analysis: Sau khi có layout, cần chạy RC extraction và so sánh pre/post-layout sim. Nếu bandwidth drop >20% so với schematic sim thì layout có vấn đề — thường do parasitic capacitance ở routing.

DRC / LVS basics: DRC (Design Rule Check) kiểm tra spacing/width rules từ foundry. LVS (Layout vs Schematic) kiểm tra netlist match. Biết đọc error message và debug cơ bản là đủ ở mức junior.

Bài học: Junior engineer không cần biết vẽ layout thành thạo — nhưng cần hiểu đủ để communicate với layout team và không tạo ra schematic không thể layout được.

7. Kỹ năng 6: Lab, bring-up và silicon debug

55% JD mention bring-up hoặc lab skills — nhiều hơn mình estimate ban đầu. Và đây là kỹ năng phân biệt rõ nhất giữa “biết design” và “biết làm product”.

Cirrus Logic yêu cầu “support tape-out and post-silicon activities including validation, characterization, and production test”. Analog Bits ghi rõ “Silicon bring-up, debug, and evaluation”. Skyworks intern cần “silicon evaluation and debugging”.

Lab equipment cần biết tối thiểu:

Oscilloscope: đo waveform, setup trigger, FFT mode để check spectral purity
Signal generator / function generator: tạo input test signal với amplitude và frequency cụ thể
Spectrum analyzer / network analyzer: đo frequency response, phase noise của PLL/VCO
Source measurement unit (SMU): bias circuit và measure I-V characteristics, đặc biệt cho characterization

Silicon bring-up — framework cơ bản:

Khi chip lần đầu về từ fab (gọi là “first silicon”), process thường là:

Power-up sequence: kiểm tra supply voltage ramp-up, đo current consumption — nếu IDD cao bất thường thì có thể có short
DC check: đo các bias point quan trọng (Vbias, Vref) — so sánh với simulation
Functional check: inject test signal, đo output, verify basic functionality
Characterization: sweep temperature, supply voltage, measure performance vs spec
Debug: nếu có discrepancy giữa sim và silicon, phân tích nguyên nhân

Câu hỏi mà interviewer hay hỏi junior: “Simulation cho gain = 45dB nhưng silicon đo được 38dB. Bạn nghĩ tại sao?”

Câu trả lời cần cover: parasitic capacitance từ routing không được model trong pre-layout sim, RC extraction chưa accurate, model mismatch ở corners, bond wire inductance tạo thêm pole/zero. Bạn không cần biết chính xác nguyên nhân — nhưng cần biết nơi nào để bắt đầu debug.

8. Cái JD không nói nhưng interviewer có thể sẽ hỏi

Đây là phần hầu hết bài viết về job hunting bỏ qua.

a) Worst-case thinking

Câu hỏi điển hình: “Bạn design bandgap reference cho 1.2V. Ở SS corner, −40°C, nó output bao nhiêu?”

Đây không phải câu hỏi về bandgap — đây là câu hỏi về mindset. Interviewer muốn biết bạn có tự động nghĩ đến corners không, hay chỉ verify ở TT/27°C rồi báo xong.

b) Trade-off

“Tại sao bạn chọn folded-cascode OTA thay vì telescopic OTA?”

Câu trả lời tốt không phải kể ưu điểm. Mà là: “Với $V_{DD} = 1.8\ \text{V}$ và input CM range yêu cầu từ 0.4V đến 1.2V, telescopic stack 5 transistors cần tối thiểu $5 \times V_{dsat} \approx 5 \times 0.2\ \text{V} = 1.0\ \text{V}$ , không còn đủ headroom cho input pair ở CM thấp. Folded-cascode giải quyết được điều này với cost là current efficiency thấp hơn ~2×.”

Số cụ thể + trade-off rõ ràng = câu trả lời tốt.

c) Sim-to-silicon gap

Phần lớn junior engineer chỉ biết simulation. Senior engineer biết tại sao silicon khác sim và cách predict gap đó từ trước. Ở mức junior, bạn chỉ cần biết: parasitic từ layout, process variation, temperature gradient, model inaccuracy — đây là 4 nguyên nhân chính.

Bài học: JD là danh sách kỹ năng. Phỏng vấn là test xem bạn có dùng được những kỹ năng đó trong tình huống thực tế không. Học để hiểu, không phải học để thuộc.

9. Lộ trình thực tế cho bạn ở Việt Nam

Giả sử bạn là sinh viên năm 4 hoặc fresh grad, chưa có kinh nghiệm công ty: (Đây là lộ trình khá hoàn hảo. Trên thực tế có thể hơi khó khăn vì bạn có thể không có access Cadence ngay, hoặc không có lab để thực hành silicon bring-up — nhưng đây là roadmap lý tưởng để bạn biết mình cần hướng đến đâu).

Tháng 1–2: Nền tảng

Chọn 1 cuốn sách reference chính: Baker CMOS Circuit Design (rộng, thực tế) hoặc Razavi Design of Analog CMOS Integrated Circuits (sâu về theory)
Học 5 block cơ bản: current mirror, diff pair, OTA, bandgap, LDO
Với mỗi block: tính toán tay trước

Tháng 3–4: Cadence & simulation

Setup Cadence Virtuoso qua trường hoặc Virtuoso Community
Design lại các block tháng 1–2 trên Cadence
Chạy đủ corners: TT/27°C, SS/−40°C, FF/125°C
Chạy Monte Carlo tối thiểu 200 runs để có số yield thực

Tháng 5: Layout basics

Học common centroid, matching techniques, guard ring
Layout ít nhất 1 block đã design (current mirror hoặc diff pair)
Chạy DRC/LVS, sửa error
Chạy RC extraction và so sánh post-layout vs pre-layout sim — ghi lại sự khác biệt

Tháng 6: Project tổng hợp + scripting

Design sub-system nhỏ — ví dụ LDO hoàn chỉnh từ spec đến post-layout sim
Viết Python script automate corner sweep và export kết quả ra CSV/plot
Viết design report: spec → schematic → sim → layout → post-layout → corners → kết luận
Đây là thứ bạn mang vào phỏng vấn và kể

Song song: Bring-up awareness

Đọc application note của một chip cụ thể (ví dụ LDO của TI hoặc ADC của ADI)
Hiểu bring-up procedure: power-up sequence, DC check, functional check
Nếu có cơ hội lab ở trường — thực hành đo ICs với oscilloscope và SMU

Thực tế về thời gian: 3–4 giờ/ngày trong 6 tháng là đủ để có CV cạnh tranh cho vị trí junior tại các công ty semiconductor ở Việt Nam (Renesas, Marvell, Ampere, Synopsys) hoặc apply intern ở Nhật(có thể hỏi mình)/Singapore.

10. Tổng kết

Từ 22 JD thực tế, junior AMS engineer cần nắm vững theo thứ tự ưu tiên:

Bắt buộc — thiếu một trong ba này thì không qua được screening:

Analog foundation: transistor-level design, 5 block cơ bản, worst-case mindset
Cadence + Spectre/HSPICE: dùng được thực tế, đủ loại sim, có số cụ thể để kể
CMOS device physics: Vth, short-channel effects, noise sources

Quan trọng — phân biệt candidate được offer vs candidate bị pass: 4. Verilog / Verilog-A: đọc testbench, viết behavioral model cơ bản 5. Scripting (Python/MATLAB): automate sim, post-process, đây không còn là “bonus” 6. Layout basics: common centroid, matching, DRC/LVS, post-layout sim 7. Silicon bring-up framework: power-up, DC check, functional check, debug methodology

Tốt nếu có — tăng cơ hội call phỏng vấn: 8. Lab equipment hands-on: oscilloscope, SMU, spectrum analyzer 9. Monte Carlo và yield analysis

Điều quan trọng nhất xuyên suốt: mọi kỹ năng phải gắn với con số cụ thể từ project thực tế của bạn. Câu “em biết Monte Carlo simulation” yếu hơn rất nhiều so với “em chạy Monte Carlo 200 runs cho bandgap reference, kết quả $\sigma_{Vref} = 3.2\ \text{mV}$ tương đương 0.27% — đạt $3\sigma < 1\%$ spec.”

Kỹ năng + con số + context = câu chuyện bạn kể trong phỏng vấn.

Tham khảo

22 Junior/Entry-Level AMS Job Descriptions (2025–2026) — Tổng hợp và đếm từ JD public của NVIDIA, Intel, Qualcomm, AMD, TSMC, Texas Instruments, Analog Devices, Analog Bits, Marvell, Cirrus Logic, Skyworks, Cadence Design Systems, NXP / Datang NXP. Nguồn: Glassdoor, Indeed, ZipRecruiter, LinkedIn, trang careers từng công ty.
Baker, CMOS Circuit Design, Layout, and Simulation, 4th ed. — Reference tốt nhất để học analog fundamentals kèm ví dụ thực tế và layout guidance. Website: cmosedu.com.
Razavi, Design of Analog CMOS Integrated Circuits, 2nd ed. — Sâu hơn về theory, đặc biệt phần noise, feedback, và frequency compensation. Tốt để prepare phỏng vấn kỹ thuật.
Cadence, Analog-Mixed Signal Design Modeling Onboarding Training — Course miễn phí về Verilog-A/AMS và mixed-signal simulation methodology trong Virtuoso/Spectre AMS. Link: cadence.com/training